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Cours HARDWARE 1 d'YBET Informatique |
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7.b Structure interne des processeurs INTEL
7.1. Introduction - 7.2. Architecture Netburst - 7.3. Intel Core, Dual Core
Le chapitre précédant sur l'architecture interne des processeurs parle des microprocesseurs AMD. Voyons en détail les architectures RISC utilisées par les microprocesseurs INTEL. Elle reprend les Pentium IV et Pentium IV Extreme Edition, Xeon, MA-Core et Dual-Core.
7.b.2. L'architecture Netburst
C'est en 2000 qu'Intel sort le Pentium IV (core Willamette). Ce processeur adopte l'architecture Netburst.
En analysant l'historique des processeurs, nous avons déjà en partie analysé cette architecture, bref rappel:
- Pipeline à 20 niveaux contre seulement 10 pour les Pentium III. Celà signifie que chaque instruction utilise 20 cycles d'horloge. Elle passera à 21 dans la version suivante et même 31 niveaux pour les derniers Pentium IV.
- Le cache L1 ne contient plus qu'un cache données de 8 K et une "Instruction Trace Cache" qui stocke les instructions déjà décodées en RISC. Ce cache programme peut contenir jusque 12.000 instructions.
- Les instructions peuvent être exécutées en partie dans le désordre.
Le premier point est déjà un avantage par rapport aux concurrents de l'époque. Le processeur va traiter jusqu'à 20 instructions en même temps. L'Instruction Trace cache garde maintenant des instructions prédécodées alors que les modèles précédents les conservent en CISC (compatible X86) et doivent de nouveau les décoder pour les exécuter. La troisième caractéristique permet d'exécuter une instruction si la précédente n'est pas dans le cas. Cette solution améliore généralement les performances mais va parfois les réduire en utilisant l'hyperthreading.
Malheureusement, ce superpipeline à 20 niveau va vite trouver ses limites, dues au temps de latente des mémoires. La bande passante mémoire demandée est trop élevée. L'autre problème vient de l'Instruction Trace Cache, trop élevé en cas d'erreur de prédiction. Tout le cache doit être vidé et rechargé en cas d'erreurs.
Analysons ce schéma. A droite, le bus d'interface externe, en mode QUAD (4 transferts par cycles). Il est relié au cache L2. Ce cache L2 est relié d'une part (en-dessous) au cache L1 donnée, et au préchargeur d'instruction. Ce dernier est relié au "Front End BTB" qui sert de prédicteur de branchement. L'ensemble est relié au décodeur CISC - RISC. Une fois le décodage effectué, on passe par le Trace cache, en fait le cache L1 programme.
Le passage des instructions se fait via le µop Queue, éventuellement après un passage par la microcode ROM pour les instructions complexes. Suivant le type d'instructions, les données - programmes sont envoyés via un buffer FIFO mémoire, ou vers les unités de calcul.
L'AGU sert d'unité de calcul pour les adresses (saut du pointeur par exemple), les 2 ALU tournant au double de la vitesse du processeur s'occupant des données. A droite, on retrouve l'unité spécialisée pour les instructions MMX, SSE et SSE2. L'ensemble est contrôlé par le Bypass network qui permet l'exécution des instructions dans le désordre.
7.b.3. Intel Core et Core 2 Duo
L'architecture Netburst était prometteuse. Néanmoins, pour permettre au pipeline de fonctionner optimalement, la fréquence de travail doit être élevée, notamment en cas d'erreur de branchement.
En même temps, INTEL développait une architecture M pour ses processeurs mobiles, basée sur les Pentium III. Finalement cette architecture permet de meilleures performances à vitesse moindre. C'est ce qui a conduit Intel à arrêter les Pentium IV pour se pencher sur l'architecture Intel Core, dérivée de celle des Pentium M, un processeur dérivé du Pentium III pour PC portables.
Les processeurs Dual-Core et les quadri-core d'Intel utilisent cette architecture Intel Core en reprenant deux ou quatre processeurs dans le même core (boîtier).
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Mis en ligne 15/05/2007
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